（原标题：开源的FPGA正规股票配资官网查询，打算怎么玩？）
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来源：本文 编译自 eejournal ，谢谢。
在此前，我们报道了一家开源的fpga公司，具体可以参考文章。近日，eejournal采访了这家公司CEO，与他探讨了公司在竞争激烈的FPGA市场的机会。
以下为文章正文：
嵌入式 FPGA (eFPGA) IP 并非新鲜事物。包括 Achronix、Efinix、Flex Logix、Menta 和 QuickLogic 在内的多家公司早已提供可集成到 ASIC 和 SoC 中的 FPGA 内核。ASIC 设计人员使用 eFPGA 内核来确保其设计面向未来。eFPGA 可用于根据需要修补错误或添加功能。这些功能有助于避免 ASIC 的昂贵且耗时的重新设计。eFPGA 是一项颇具挑战性的 IP 业务，市场有限，主要由国防和航空航天领域的半导体开发商使用。
去年 11 月，ADI 公司收购了 Flex Logix 的全部技术资产并聘请了其技术团队，从而解雇了该领域最耀眼的参与者——Flex Logix 创始人兼首席执行官 Geoff Tate。目前看来，ADI 只会在内部使用收购的 eFPGA IP。
然而，eFPGA IP 领域现在有了一家新的参与者——Zero ASIC，它已经是一家成熟的 IP 提供商。Zero ASIC 的 eFPGA IP 产品名为 Platypus。该公司的全新 eFPGA 产品（包括 IP 核、FPGA 比特流和工具）均以开放标准提供。
通常情况下，我会写一些文字来描述这种情况。但是，我将直接引用 Zero ASIC 的 Platypus 新闻稿，因为该公司首席执行官 Andreas Olofsson 对情况的总结非常出色：
对于航空航天、国防、医疗保健、通信、汽车和工业应用中基于 FPGA 的系统而言，过时是一个关键问题，因为这些系统的使用寿命通常为 10 至 50 年。例如，以 F-35 战斗机的研发为例，该战斗机于 1997 年开始研发，但直到 2021 年才投入全面生产。在此期间，晶体管密度增加了 10,000 倍，FPGA 行业也推出了六代新架构。
“半导体技术的不断进步与缓慢的基础设施开发周期之间的不匹配，导致美国军方在与器件淘汰相关的非工程成本上花费了约 500 亿至 700 亿美元，而所有替换半导体零件中有 15% 都是假冒的。”
这两段阐述了 eFPGA IP 的基本原理，它可以通过增加一定程度的可编程性，帮助 ASIC 或 SoC 设计更具弹性。然而，这种可编程性在芯片内部的有效性完全取决于 eFPGA 模块在芯片架构中的位置。
新闻稿继续写道：
自 20 世纪 80 年代 FPGA 诞生以来，商用 FPGA 产品变得越来越复杂、标准化程度越来越低、透明度越来越低，这加剧了与器件过时和假冒相关的问题。在最好的情况下，FPGA 器件或 eFPGA IP 核的停产通知会导致整个子系统重新设计。在最坏的情况下，这可能会导致整个程序的终止。
本段涵盖了针对老牌 FPGA 芯片供应商的两大抱怨。首先，他们专注于制造越来越复杂的 FPGA，这些 FPGA 比之前的器件更难使用。这在整个半导体行业都是如此，并非 FPGA 领域独有。其次，无论哪个领域，产品停产通知都是一件令人头疼的事。同样，这也是芯片行业的生存之道。本段没有提到的是，FPGA 厂商通常擅长维持老产品的生产数十年，因此 FPGA 芯片淘汰的问题主要局限于寿命极长的设计，例如在 Zero ASIC 的新闻稿中提到的 F-35 战斗机等已投入使用的国防和航空航天项目中发现的设计，新闻稿继续写道：
“解决 FPGA 过时和假冒问题的合理下一步是摆脱单一来源部件，建立一套开放标准的 FPGA 架构，类似于为存储器和无源元件创建的成功标准。”
这句话从问题陈述到解决方案，展现了巨大的信心飞跃。这正是 Zero ASIC 打造 Platypus eFPGA IP 及其相关工具的根本前提。接下来，让我们仔细看看 Zero ASIC 刚刚发布的产品，并采访 Olofsson。
如下面的 Platypus 框图所示，Zero ASIC 的 eFPGA 看起来与任何平铺式 FPGA 非常相似，包含逻辑、块 RAM (BRAM)、DSP 和 I/O 等块。FPGA 阵列内还可以自定义块。这是 eFPGA 的优势，与标准 FPGA 芯片不同。
目前，Zero ASIC 提供的 Platypus eFPGA 阵列仅由 CLB Tile 组成，总共包含 2048 个 LUT 和 1024 个 I/O Tile。该公司正在开发更大规模的 Platypus eFPGA 阵列，其 LUT 数量将高达 131,072 个，I/O Tile 数量则高达 8048 个。这些计划中的 eFPGA 阵列适用于中小型 FPGA 芯片，但 eFPGA 的优势在于它可以通过数千个片上连接连接到 ASIC 或 SoC 的内部工作机制，从而确保系统内更快的数据传输速度。
迄今为止，该公司已开发出一款 eFPGA 阵列，即实验性的 Z1010 异构 eFPGA，它包含 LUT、DSP 和 BRAM，并已移植到 GlobalFoundries 的 GF12LP 制造工艺。下图为该实验性的 Z1010 阵列的照片。据该公司称，“官方的 Z1010 标准 eFPGA 阵列将包含不同比例的 LUT、DSP 和 BRAM。”
Zero ASIC 网站上关于各种 Platypus Tile 的详细描述很少。似乎可以独立配置每个 CLB 的 LUT 数量、每个 LUT 的输入数量以及 Tile 之间的路由通道数量，这可能会带来一些 FPGA 芯片无法实现的有趣优化。Zero ASIC 的网站没有描述 BRAM Tile 的容量或 DSP Tile 的组成，因此如果您想了解这些详细信息，需要直接与该公司联系。
Zero ASIC 的 eFPGA 产品还包括一款名为 FPGA Architect 的工具，这是一个 EDA 平台，可生成构建正确的嵌入式 FPGA 内核。FPGA Architect 可自动生成以下内容：
Verilog RTL 和网表
强化数组布局宏（DEF/GDS）
该公司 Logik EDA 工具的架构文件
测试和集成基础设施
根据 Zero ASIC 新闻稿中的信息，我向 Olofsson 询问了一些有关该产品的问题。以下是我的问题和他的回答：
Steve Leibson：“第一个问题是关于工具的。Logik 是 Zero ASIC 的产品吗？还是别人的产品？我认为工具和核心同等重要，所以这对我来说是一个重要的问题。”
Andreas Olafsson：“Logik 是由 Zero ASIC 开发的免费开源 FPGA 工具链。本质上，它是一款免费产品，类似于 GCC、Linux、Pytorch、LLVM 等。您可以在这里找到所有源代码：https://github.com/siliconcompiler/logik。”
Logik 依赖于多年来开发的许多成熟的开源组件。总的来说，一些非常聪明的人在这些开源工具上投入的时间和材料可能超过 2000 万美元。
高水平综合（Bambu/Panda（米兰理工大学），10年以上）
逻辑综合（Yosus/ABC（伯克利），10年以上）
布局与布线 (VPR (多伦多), 25 年)
IP 包管理（SiliconCompiler，4 年）
“VPR 和 ABC 是多个商业工具链的支柱，但供应商并未公开披露。”
Steve Leibson：“我想你已经知道，像 Flex Logix 和 Menta 这样的其他 FPGA IP 供应商并没有取得如此骄人的成绩。Jeff Tate 在出售了他的 FPGA IP 公司 (Flex Logix) 后，现在在 LinkedIn 上的工作是“自雇”。我感兴趣的是，为什么 Zero ASIC 认为其 FPGA IP 产品会有所不同。这有点像《洛奇和布尔温克秀》里的布尔温克说“这次肯定赢！”，或者查理·布朗再次踢了露西·范佩尔特拿着的足球，然后像往常一样，踢飞了，仰面朝天摔倒。”
Andreas Olofsson：“ eFPGA IP 市场是一个利基市场，所以并不容易。IP 很难做，只有少数供应商做得好。作为该市场的一个子集，eFPGA 市场销售门槛很高，几乎不可能发展。”
话虽如此，Zero ASIC 是第一家尝试开放架构方法的公司。我们授权我们的硬 IP 核，但允许任何想要克隆架构/比特流的人（包括我们的客户）免费进行克隆。这意味着客户永远不会陷入架构失效的困境（例如，如果公司被出售或倒闭）。
我们短期内不会在原始查找表 (LUT) 或工具链/IP 功能丰富度方面与 Xilinx/Altera 竞争。我们的成功取决于以下几个因素：
客户必须欣赏我们的开放理念。如果他们更看重PPA（功耗、性能和面积）而非开放性，那么与竞争对手相比，我们仍有改进空间。
eFPGA 市场本身（有多少客户可以使用 2K 到 100K LUT 核心做一些有用的事情？）
客户接受我们基于 Python 的工具链（无 GUI、无 TCL）并认为它“足够好”。
我希望我们能够认同 RISC-V 在 CPU 领域做出了巨大的改变。RISC-V 的成功源于市场对开放性的渴求。FPGA 是否也能取得同样的成就，我们拭目以待。
“最后说明：最终我们的开放 eFPGA 内核也将以标准化芯片（2mm x 2mm、4.1mm x 4.1mm）的形式提供。”
以上就是 Zero ASIC eFPGA 产品的详细信息。或许它正是您下一个 ASIC 或 SoC 设计所需要的。Andreas Olafsson 坚信它就是。
https://www.eejournal.com/article/is-the-world-ready-for-platypus-zero-asics-open-source-efpga-ip-ceo-andreas-olafsson-is-betting-that-the-answer-is-yes/
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